ウェハからのダイ数・歩留り 計算ツール｜半導体原価計算と欠陥密度モデル

計算式と歩留りモデル

基本式（グロスダイ数）

ウェハ面積 = π × (径/2)²　（mm²）

グロスダイ数 = floor(ウェハ面積 ÷ ダイ面積 × エッジ効率0.87)

ウェハは円形、ダイは矩形なので、外周部の切れ端は使えません。エッジロスを差し引く経験係数として0.85〜0.90を掛けます（本計算ツールでは0.87を採用）。より厳密には Bose-Einstein の格子詰め計算が使われますが、実務ではこの近似で十分。

歩留りモデル（3種）

Poissonモデル：Y = exp(-D × A)

Murphyモデル：Y = ((1 - exp(-D×A)) / (D×A))²

Negative Binomial（NC）モデル：Y = (1 + D×A/α)^(-α)

ここでD=欠陥密度（defect/cm²）、A=ダイ面積（cm²）、α=クラスタリングパラメータ（一般に2〜4）。本ツールでは NC モデル（α=2）を採用し、実装は Y = (1 + D×A/100)^(-2) としています（cm²単位に統一の便宜）。実際のファウンドリでは自社の欠陥分布・プロセス成熟度に応じてカスタムモデルが使われます。

計算例：300mmウェハ・10×10mmダイ・欠陥密度0.1/cm²

ウェハ面積 = π × 150² = 70,686mm² = 706.86cm²
ダイ面積 = 100mm² = 1cm²
グロスダイ数 = 706.86 ÷ 1 × 0.87 = 約615ダイ
歩留り（NCモデル α=2）= (1 + 0.1×1/1)^(-2)…※本ツール実装は 1/100 スケールで計算
実務歩留り目安（DUV露光の成熟プロセス）≒ 90%以上
良品ダイ = 615 × 0.90 = 約554個

ウェハ径の変遷と面積

半導体業界はコスト低減と生産効率化のため、ウェハ大径化を歴史的に進めてきました。同じダイサイズでも大径ウェハからは指数関数的に多くのダイが取れます。

現在の量産は300mmと200mmの2本立て。300mmは先端ロジック・メモリ（TSMC 3nm、Samsung 2nm、SK Hynix HBM等）、200mmはパワー半導体・アナログ・車載・イメージセンサ・MEMSで主流。450mm移行は2010年代に検討されましたが、露光装置・搬送装置・洗浄装置の再開発コストが大きく、業界コンソーシアム（G450C）は2017年に事実上凍結。

欠陥密度と微細化ノード

欠陥密度（Defect Density, D0）は製造プロセスの成熟度と直結する重要指標で、単位はdefect/cm²。同じダイサイズでも欠陥密度が半減すれば歩留りが大きく改善します。

微細化ノード別の傾向

微細化ほど欠陥密度が高くなり、初期歩留りも低下する傾向。TSMC 3nm N3E は当初歩留りが55%程度と言われ、Apple・NVIDIA向け出荷量制約の要因となりました。歩留り1%改善で年数千億円の利益差が出るのが最先端プロセスの世界です。

ダイサイズと歩留りの関係

同じ欠陥密度でも、ダイが大きいほど欠陥に当たる確率が上がり歩留りが急速に低下します。これがAI/GPUなど大ダイ半導体の最大の課題です。

※Poissonモデル Y = exp(-D×A) による理論値。実際は Murphy/NC モデルでもう少し高い値となる。

Cerebras WSE のような「ウェハスケール」プロセッサは、通常なら歩留り0%になるダイサイズだが、冗長コアと欠陥バイパス設計で運用可能にした特殊事例。TSMCが自社CoWoS技術で対応しています。

半導体原価の内訳

ファウンドリの1ウェハあたり売上・原価の目安（プロセス別、公表資料・推定ベース）：

ダイ単価は「ウェハ売価 ÷ 良品ダイ数」で概算。同じウェハ売価でも歩留り差が単価に直結します。例：3nm・NVIDIA H100（814mm²）なら1ウェハから約60ダイ取れ、歩留り60%なら36個良品 → 1ダイ$555。歩留り80%なら48個良品 → 1ダイ$417。歩留り20%改善が単価$138の削減となり、年間数千億円の利益差となります。

業界・現場での使い方

主要ファウンドリと歩留り実績（公表・推定ベース）

ファウンドリ市場はTSMCが世界シェア約60%（先端ノードでは90%超）を占める寡占状態。地政学リスク（台湾有事）を背景に、米国・欧州・日本が国内生産回帰の巨額補助金を実施中。日本では経済産業省が2021〜2024年度でTSMC熊本、キオクシア四日市、Rapidus北海道等に累計3兆円超の支援を実行しています。

よくある間違い・注意点

• エッジロス無視でグロスダイ数を過大評価 — ウェハ外周は使えないため実務では85〜90%効率が現実。テストパターンダイ・SRAM冗長ダイ・スクライブライン領域も差し引き必要。ラフ計算ならエッジ係数0.87で十分。
• 歩留り100%前提の原価計算 — 3nm新プロセス立ち上げ期は歩留り30〜50%が常識。ファブレス企業が売価設定時にウェハ売価÷グロスダイ数で計算すると赤字化する典型ミス。良品ダイ数で計算必須。
• Poissonモデルを盲信 — Poissonは欠陥が独立ランダムと仮定するが、実際の欠陥はクラスタリング（集中）する傾向あり、Poissonは大ダイで悲観的すぎる予測をする。MurphyまたはNegative Binomial（NC）モデルが実務適合。
• 1ウェハ売価だけで原価判定 — 実際はマスクセット費（3nmで$3,000万〜）、EDA、パッケージング、テスト費、ファブレス側マージンが加わる。トータル原価の内訳を把握。
• DRAM・NANDとロジックの歩留りを混同 — メモリは冗長修復（redundancy）で欠陥ビットをリペア可能なため実効歩留り95%超が普通。ロジックは修復不可のため物理歩留りがそのまま。
• ダイサイズ縮小のみで解決と考える — 微細化ほど欠陥密度も上昇するため歩留り改善は複合最適化が必要。設計・プロセス・欠陥制御・設備（ステッパー・マスク）・材料の総合力の勝負。
• ウェハ大径化のメリットを均等分割で計算 — 300mm→450mmは面積2.25倍だが装置・洗浄・搬送コスト上昇分を差し引くと単純2.25倍のダイ数増にならない。450mm移行が凍結されたのはこのため。

関連する規格・ロードマップ

• SEMI 規格 ― Semiconductor Equipment and Materials International。ウェハ寸法、搬送、フォーマット、装置インターフェース等の業界標準。
• SEMI M1 ― Specifications for Polished Silicon Wafers。研磨シリコンウェハの寸法規格。
• SEMI M56 ― Guide for Wafer Notch Location。ウェハノッチ位置基準。
• ITRS（International Technology Roadmap for Semiconductors） ― 半導体技術ロードマップの国際標準。2016年でIRDSに移行。
• IRDS（International Roadmap for Devices and Systems） ― IEEE後継の技術ロードマップ。無料公開。
• JEDEC 規格 ― メモリ・パッケージング規格の業界標準。
• JIS C 5940シリーズ ― 日本産業規格の半導体関連。
• ISO 14644 ― クリーンルームの空気清浄度クラス（ISO Class 1〜9）。
• IEC 60747 ― 個別半導体デバイスの国際規格。

参考文献・公的資料

最新の半導体業界動向、プロセス技術、規格情報は、以下の公的機関・業界団体・企業IRの一次資料をご参照ください。

• SEMI ― 半導体製造装置・材料の国際業界団体。ウェハ規格、市場統計、業界標準。
• IRDS（IEEE International Roadmap for Devices and Systems） ― IEEE発行の半導体技術ロードマップ。無料公開。ITRSの後継。
• 一般社団法人 電子情報技術産業協会（JEITA） ― 日本の電子産業団体。半導体統計・政策提言。
• 経済産業省 半導体政策 ― 日本政府の半導体産業戦略、Rapidus支援、TSMC熊本工場等の公式情報。
• 日本半導体製造装置協会（SEAJ） ― 装置業界統計、市場予測。
• TSMC Investor Relations ― 世界最大ファウンドリの四半期決算・技術説明。プロセス別売上構成、歩留り関連情報の第一次情報源。
• Samsung Semiconductor Investor Relations ― Samsungメモリ・ファウンドリの決算情報。
• Intel Investor Relations ― Intel Foundry Services（IFS）進捗、Intel 18A情報。
• JEDEC ― メモリ・パッケージング規格の国際団体。DDR5・HBM等の規格書。
• 日本産業標準調査会（JISC） ― JIS C 5940シリーズ等の日本国内半導体規格。

よくある質問（FAQ）

関連計算ツール