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半導体マスク・レチクルプロセスノードEUVMPW

半導体マスクコスト計算ツール｜180nm-3nmのマスクセット費用とMPW相乗り試作の総額シミュレーション

半導体開発の巨大コスト因子であるフォトマスク(レチクル)セットの費用を、プロセスノード(180nm〜3nm)・マスク層数・マスク種別(バイナリマスク/位相シフトマスク/EUVマスク)から即概算。専用マスク vs MPW(マルチプロジェクトウェハ)相乗り試作のコスト比較、量産に必要な損益分岐個数算定、量産ウェハコスト・パッケージング費用まで含めた初期投資判断を実務レベルで提示。半導体スタートアップの試作計画、IPコアビジネス、ファブレス設計会社の事業採算、経産省半導体戦略・SEMI業界動向・IMECの技術ロードマップに対応した業務判断ツールです。

最終更新：2026-08-08／監修：計算ツールズ編集部

半導体マスクコスト 計算機

計算式と用語解説

基本式

総マスクコスト = 層あたり単価 × マスク層数 × 種別係数

損益分岐個数 = 総マスクコスト ÷ (販売単価 × 粗利率)

フォトマスク(レチクル)は半導体の各配線層・拡散層を露光装置(ステッパー・スキャナー)で転写するためのガラス基板上のパターン原版で、1つの製品につき数十枚のマスクをセットで用意する必要があります。プロセスノードが微細化するほど、マスク解像度・OPC(光学近接補正)・EUV対応で単価が急上昇します。

マスク層数の内訳(典型例)

  • Well/Deep-Well層：2-4層(NMOS/PMOS分離)
  • Active/STI層：2-3層(素子分離)
  • Gate/Poly層：1-3層(トランジスタゲート)
  • Implantation層：4-10層(V-th調整・ソース/ドレイン注入)
  • Contact/Via層：5-15層(層間接続孔)
  • Metal層：5-15層(配線)
  • Passivation層：1-2層(保護膜)

合計はプロセスノード28nmで35-50層、7nm以下では70-100層に達します。層数増加は微細化の必然的コストで、EUV露光導入で若干簡略化(マルチパターニング回避)が進んでいます。

プロセスノード別 マスクセット費用(2026年目安)

ノード層あたり単価典型層数マスクセット費特徴
180nm30-80万円25-30層0.5-1億円MEMS・IoT・アナログ
130nm60-150万円28-32層1-3億円汎用マイコン
90nm150-350万円30-35層3-8億円ミックスドシグナル
65nm300-700万円32-38層8-15億円汎用ロジック
40nm600-1200万円35-42層15-30億円パワー・車載
28nm1000-2000万円40-48層30-80億円コスパ最良点・車載SoC
16/14nm FinFET3000-6000万円50-60層150-300億円FinFET初期・GPU/CPU
7nm(EUV部分)1-3億円/層60-80層500-1000億円スマホSoC・HPC
5nm(EUV拡大)3-6億円/層70-90層1000-2500億円Apple/Qualcomm SoC
3nm(GAA/EUV多用)5-10億円/層80-100層2000-5000億円TSMC/Samsung最先端
2nm(次世代GAA)10-20億円/層90-110層5000億〜1兆円Intel 20A/18A・IBM

2020年代のEUV(極端紫外線)露光導入で、7nm以下のマスクコストが桁違いに上昇。ASML NXE:3400シリーズ(EUV露光機、1台1.5億ドル)の資本コスト・ペリクル・マスクブランク製造の希少性が背景です。2ナノメートル世代では1兆円級のマスクセット費用が予想され、TSMC・Samsung・Intel以外は独自ノード開発が困難となっています。

マスク種別と光学解像技術

バイナリマスク(BM)

石英ガラス基板+クロム(Cr)遮光膜のシンプル構造。180nm-90nm世代の標準で、i線・KrF(248nm)エキシマレーザー露光に対応。単価は最も安いが、45nm以下の微細化には解像度が不足します。

OPC(光学近接補正)付マスク

光の回折で生じるパターン変形を、あらかじめマスクパターンを補正することで打ち消す技術。65nm-28nm世代の必須技術で、複雑なOPCパターン(セリフ・アシスト・ハンマーヘッド等)で単価は2-3倍に上昇。設計時にCalibre(Siemens EDA)・Proteus等のEDAソフトでOPC処理を実施します。

位相シフトマスク(PSM)

マスクの一部の位相を180度反転させて干渉効果で解像度を向上。Alt-PSM(交番型)・HT-PSM(ハーフトーン型)があり、45nm-14nm世代のクリティカル層で使用。単価はバイナリの3-5倍。

EUV(極端紫外線)マスク

波長13.5nmのEUV光に対応した反射型マスク(Mo/Si多層膜+Ta系吸収膜)。7nm世代から量産導入され、5nm・3nm世代でクリティカル層のマスク大半がEUV化。1枚2-5億円の超高価マスクで、ペリクル(異物付着防止膜)も同じく高価かつ短寿命(消耗品)です。ASMLの露光機、AGC・HOYAのマスクブランク、Toppan Photomasks・Photronicsのマスク製造が寡占構造。

MPW(マルチプロジェクトウェハ)相乗り試作

MPW(Multi-Project Wafer)は、複数の設計会社が同じマスクセット・同じウェハ上に自社のチップ設計をタイル状に配置し、コストをシェアする試作方式。1マスクセット費用を6-16社で分担することで、単独マスクの1/6〜1/16のコストで数十〜数百個のサンプルチップを入手できます。

主要MPWサービス

サービス名提供機関対応ノード特徴
eShuttleUMC(台湾)0.35um-14nmアジア・世界最大級
CyberShuttleTSMC(台湾)180nm-3nm先端ノード対応
MOSIS米USC研究所0.6um-14nm教育・研究用に強い
EuropracticeIMEC・欧州連合0.35um-7nm欧州学術中心
IDEC(韓国)KAIST等連携180nm-14nm韓国国内向け
VDEC(日本)東京大学180nm-65nm日本大学連携・実費のみ
Globalfoundries MPWGF(米国)180nm-12nmデジタル・アナログ混載

MPWの制約

  • 試作サンプル数が少ない：通常20-500個。量産には別途量産マスクが必要。
  • スケジュールが固定：Shuttle Runの数ヶ月前締切、年数回のみ。
  • 面積制限：1タイル1-25mm²程度が標準。
  • プロセス選択制限：ファウンドリ提供のPDKの範囲内。
  • 秘密保持：同時期に他社と同一マスクを共有(製造工程内のみ)。

総開発費のフルスタック

マスクコスト以外にも、半導体開発には多大な費用が発生します。7nmで新規SoC開発の場合の目安。

項目費用目安(7nm新規SoC)
設計人件費(30-100人×2-3年)30-100億円
EDAツールライセンス(Cadence/Synopsys/Siemens)10-30億円/年
IPコア購入(Arm・DSP・SerDes等)10-50億円
マスクセット費用(専用)500-1000億円
試作ウェハ(NRE料+実費)10-30億円
パッケージング開発5-20億円
認証・EMC・車載Qual取得3-10億円
合計(初回試作まで)約600-1200億円

これが「半導体スタートアップは資金調達数百億円が最低ライン」と言われる根拠。ファブレス各社もソフトバンク・SoftBank Vision Fund・IPO調達で資金確保しています。ラピダス(北海道千歳)への政府補助9200億円も、この文脈で理解できます。

世界のマスク・ファウンドリ動向

ファウンドリ(製造)

  • TSMC(台湾積体電路製造)：世界シェア約60%、3nm量産、2nm開発中。最先端の絶対王者。
  • Samsung Foundry(韓国)：3nm GAA(Gate-All-Around)量産開始、独自技術で差別化。
  • Intel Foundry Services(米国)：Intel 20A/18A(2nm相当)で最先端復帰狙う。
  • GlobalFoundries(米国)：14nm止まり、成熟プロセスに特化。
  • SMIC(中華民国)：14nm、政治的制約下で独自進化。
  • Rapidus(日本)：2ナノ世代を2027年量産目標、IBMとの技術提携で北海道千歳に工場建設中。

マスク製造(トップ企業)

  • Toppan Photomasks(日本)：世界最大手の一つ、EUV対応。
  • Photronics(米国)：世界2位、独立系マスクメーカー。
  • DNP(大日本印刷)：日本の大手、EUVマスク対応。
  • Hoya(日本)：マスクブランク(基板)世界最大手。
  • AGC(旭硝子)：EUVマスクブランクで独占的シェア。

露光装置

  • ASML(オランダ)：EUV露光機の唯一の製造者、1台1.5億ドル、5nm以降必須。
  • Nikon(日本)：ArF・KrF露光機で健闘、EUVには参入せず。
  • Canon(日本)：i線・KrFで実績、ナノインプリント技術で次世代狙う。

現場での使い方

🚀 半導体スタートアップの事業計画

「新規SoC開発に必要な初期資金」の試算。7nm以下は数百億円規模、28nmで数十億円、65nm以上なら数億円と、事業規模により選定ノードが決まる。VC投資家への説明資料でマスクコストの妥当性を提示。

🧑‍🎓 大学・研究機関のチップ試作

VDEC・Europractice等のMPW経由で、教育・研究用チップを数百万円の実費で製造。修士・博士論文用の実測評価チップを、マスクコスト全額負担なしで作成できる。日本の大学半導体教育の重要な基盤。

💼 IPコアビジネス採算判断

Arm・RISC-Vベースの新規IPコア開発時、「自社試作するかMPW経由か」の判断。IPライセンス販売のみなら試作不要(仕様確定・ドキュメント完成で顧客提供)、実物ベンチマーク必要ならMPW経由が定石。

🏭 車載・産業用半導体の開発判断

ISO 26262(車載機能安全)・AEC-Q100(車載品質)対応のIC開発は、追加でQual取得費用3-10億円が発生。28nm-40nmの成熟ノードが車載用途で圧倒的シェアなのは、これらの信頼性・熟成度・コストバランスから。

🇯🇵 経産省半導体戦略の理解

ラピダス支援9200億円、TSMC熊本工場補助9800億円、キオクシア・マイクロン補助等の政府投資は、マスクコスト・製造装置コストの巨大化を背景に「産業として保護しないと維持不可能」との判断による。

📊 半導体株投資の判断材料

TSMC・ASML・LAM Research・KLA・Applied Materials・東京エレクトロン・ディスコ・SUMCO等の半導体関連銘柄の投資判断。マスクコスト増→装置需要増→装置メーカー恩恵、というサプライチェーン投資のロジック。

よくある間違い・注意点

  • 先端ノードを安易に選定 — 7nm以下は数百億円の初期投資に加え、販売数千万〜億個規模の量産販売が必須。少量・多品種のIoT・車載・産業用途では28nm-90nmが最適解。ノード選定は「性能・面積・電力・コスト」の4次元最適化です。
  • MPWを量産と混同 — MPWは試作(20-500個)専用。量産には別途、専用マスクセット(数億〜数千億円)が必要。MPW結果が良好でも量産投資判断は別軸で慎重に。
  • マスクセット費のみで試作費と誤解 — マスクセット以外に、EDAツール・IPライセンス・試作ウェハNRE・パッケージング・認証費用等でさらに数十〜数百億円が発生。トータル投資額の想定が不十分だと事業破綻。
  • EUVマスクのペリクル維持コスト無視 — EUVマスクは異物付着防止のペリクル(TSMC独占技術)が短寿命消耗品で、1枚数百万〜数千万円が定期交換必要。マスク単価だけでなくペリクル運用コストも試算に含めてください。
  • マスク製造のリードタイム楽観 — 標準的なマスクセット製造で6-12週間、EUVは12-20週間。設計完了後すぐに試作サンプル入手はできず、量産立ち上げまで含めて18-30ヶ月の全期スケジュールを想定しないと事業計画倒れ。
  • 設計DRC/LVSエラーで再マスク発生 — マスクセット納品後の設計エラー発覚で全層再制作が必要になると、コストと期間が全て振り出しに戻ります。TSMC等のPDK厳密遵守・OPC検証(ORC)・シミュレーションでの徹底確認が必須です。
  • マスクバージョン管理の甘さ — 派生製品(ES1/ES2/PROD)での層差分マスクの管理を厳密にしないと、量産不良の原因に。設計・製造工程での完全なマスクトレーサビリティが業界標準です。

関連する規格・法令

  • SEMI規格(SEMI International Standards) ― 半導体製造装置・材料・マスクの国際業界標準。SEMI P37(マスクプレート)、SEMI P37.1(EUV)等。
  • JEITA(電子情報技術産業協会) ― 日本の半導体・電子デバイス業界団体、技術ロードマップ・統計。
  • ITRS/IRDS(International Roadmap for Devices and Systems) ― 半導体技術ロードマップの国際指針(旧ITRS→現IRDS)。
  • ISO 26262(車載機能安全) ― 車載半導体開発の安全性規格、ASIL A-Dのレベル区分。
  • AEC-Q100/Q101/Q200(車載電子部品品質規格) ― 車載ICの信頼性・環境試験標準。
  • IPC規格 ― 電子回路基板・実装関連の業界標準(IPC-A-610等)。
  • SEMATECH技術文書 ― 米国半導体研究組織の技術ロードマップ・共通基盤資料。
  • 経済産業省 半導体・デジタル産業戦略 ― 日本の半導体産業支援政策、補助金要件。
  • 米国CHIPS法(CHIPS and Science Act) ― 米国半導体産業への520億ドル補助金プログラム。
  • EU Chips Act ― 欧州半導体産業への430億ユーロ補助プログラム。

参考文献・公的資料

より正確なマスクコスト情報や業界動向を確認したい場合は、以下の公的機関・業界団体の資料を参照してください。

※本ページのマスクコスト・費用試算は業界統計・公開情報に基づく概算目安であり、実際の見積りはファウンドリ(TSMC・UMC・Samsung Foundry・GlobalFoundries等)・マスクメーカー(Toppan Photomasks・Photronics・DNP等)からNDA下で個別に取得する必要があります。特に先端ノード(7nm以下)は市場変動・需給・技術世代交代で価格変動が激しく、事業判断時は最新の一次情報で再確認してください。半導体開発は数百億〜数千億円規模の投資となるため、法務・財務・技術デューデリを専門家(弁護士・公認会計士・半導体コンサル)と連携して進めることが必須です。

よくある質問（FAQ）

28nm・40層のマスクセット費用は？

層あたり単価1000-2000万円で計算すると、40層なら4-8億円が目安。OPCマスクなら5-8億円、位相シフトマスク使用でさらに追加。TSMC・UMC・Samsung Foundryの公式見積は個別NDA下で取得しますが、業界目安として28nmは「コスパ最良点」で、車載SoC・IoT・ミドルレンジプロセッサに広く採用されています。

MPWで試作するメリットは？

マスクコストを1/6〜1/16に圧縮できます。単独マスクが5億円なら、MPW経由で3000万〜8000万円で数十〜数百個の試作サンプルを入手可能。教育・研究・スタートアップ・IP検証に最適。ただし試作数量が限定され、量産には別途専用マスクが必要です。

なぜ7nm以下のマスクは急に高いのか？

EUV(極端紫外線)露光の導入が最大要因。波長13.5nmのEUV光に対応した反射型マスクは、Mo/Si多層膜+Ta系吸収膜の複雑な多層構造で、1枚2-5億円に達します。加えてマスクブランク(基板)を作れるのがAGCとHOYAのみ、ASMLの露光機は1台1.5億ドルという寡占構造がコスト上昇の背景にあります。

マスクセット費用以外にどんな費用がかかる？

設計人件費(30-100億円)、EDAツール(10-30億円/年)、IPコア購入(10-50億円)、試作ウェハ(10-30億円)、パッケージング(5-20億円)、認証・Qual取得(3-10億円)等。7nm新規SoC開発の総額は600-1200億円規模になります。マスクコストは巨大ですが、開発全体の一部にすぎません。

半導体スタートアップに必要な資金は？

ノード選定次第。65-90nm(汎用マイコン系)なら10-30億円、28nm(IoT/AI推論チップ)で50-100億円、7nm以下(スマホSoC・AI HPC)で500億円以上が必要。日本のTenstorrent・Preferred Networks・SakanaAI等のAI半導体スタートアップも数百億円級の資金調達を実現しています。

ラピダスの2nmは実現可能？

技術的にはIBMとの技術提携で可能性あり。ただしマスクセット費用だけで5000億〜1兆円、量産設備投資で2-5兆円が必要。政府補助9200億円+民間投資で総投資5兆円規模を想定。TSMC・Samsung・Intelとの競争で採算確保が最大の課題です。

マスクが完成するまでの期間は？

設計データ確定(GDS/OASIS納入)から標準マスクセットで6-12週間、EUV含む先端マスクで12-20週間。試作ウェハ製造にさらに6-12週間、パッケージング・検査で数週間。試作サンプル入手まで通常4-8ヶ月、量産立ち上げまで18-30ヶ月を見込みます。

専用マスクとMPWの試作サンプル数の違いは？

専用マスクは1回の露光でウェハ1枚あたり数百〜数千個のダイが取得可能。100枚ロットで数万〜数十万個に。MPWは1タイル1-25mm²程度に制限され、通常20-500個/ラン。量産検証・信頼性試験には専用マスク量産、コンセプト検証にはMPWが定石です。

OPC・PSMとは？

OPC(Optical Proximity Correction)は光の回折による形状変形を補正する技術。PSM(Phase Shift Mask)はマスクの一部の位相を180度反転させて干渉効果で解像度を上げる技術。両者は45nm-14nmの微細化で必須となり、EUV導入後はマスクパターン自体は簡素化されつつあります。

成熟プロセス(180nm-65nm)の需要はある？

強い需要が継続。車載マイコン・パワーIC・ミックスドシグナル・センサ・MEMS・IoTデバイス等は最先端ノードよりコスト・信頼性・実績を重視するため、180nm-65nmが今も主力。TSMC・UMC・GlobalFoundriesの成熟プロセス工場は稼働率高く、投資回収済みで安定収益源となっています。

マスク作り直しは頻繁に発生する？

プロ設計チームでも設計エラーで3-15%のマスク作り直し(リスピン)が発生。特に大規模SoCで初回パスは稀。TSMCのDRC/LVS・OPC検証(ORC)・DFM(Design for Manufacturability)・シミュレーションでバグを事前に排除しても、実チップでのタイミング・電力バグ発覚がありえます。予算に20-50%のバッファを見込むのが実務標準です。

日本の半導体産業復活は可能？

成熟プロセス・材料・装置分野では既に世界的競争力あり(SUMCO・信越化学・東京エレクトロン・ディスコ・レーザーテック等)。ラピダス2nm・TSMC熊本(JASM)進出・キオクシア新工場で製造復活狙う。ただし数兆円規模の継続投資と人材確保が必須で、20-30年単位の長期戦略が問われます。