FCBGA はんだボール数 計算ツール｜フリップチップBGA・0.4-1.0mmピッチ・CPU/GPU/HPC対応

ボール数の計算式

1辺のボール数 = パッケージ辺長 ÷ ボールピッチ (端数切捨)

総ボール数 = (1辺のボール数)²（フルグリッド配置の場合）

配線密度 = 総ボール数 ÷ パッケージ面積(cm²)

FCBGAのボール総数はパッケージ寸法とボールピッチの単純な幾何学的関係で決まります。35mm×35mmのパッケージで0.8mmピッチなら、1辺44ボール(35÷0.8=43.75→44)、総数は44×44=1,936個(実質1,900個前後)。実際の製品では中央部を空ける「デポピュレーション(depopulation)」や電源・GND用の集中配置を行うため、フルグリッド計算値の80〜95%が実装ボール数となります。

0.4mmピッチの高密度FCBGAでは、同じ35mm角でも88×88=7,744個の理論最大値。配線密度は35×35=12.25cm²あたり7,744個=632個/cm²と、極限的な高密度実装になります。この密度を基板側で受けるにはHDI(High Density Interconnect)ビルドアップ基板+微細ビア(50μm以下)+多層構造(20層以上)が必須で、パッケージ+基板の合計コストの多くを実装技術が占めるハイエンド半導体設計の中心課題です。

FCBGAの技術史

FCBGA(Flip Chip BGA)の起源は1960年代のIBM「C4バンプ(Controlled Collapse Chip Connection)」技術にさかのぼります。IBMのシステム/360メインフレーム用ICで、当時主流だったワイヤーボンディングに代わってチップ表面の全面パッド上にはんだバンプを形成し、パッケージ基板に直接実装する画期的技術でした。C4バンプは1990年代までIBM社内技術として使われ、1990年代後半に業界公開され広く普及しました。

1990年代のPentium Proの発表(1995年)がFCBGA普及の転換点。それまでのDIP・PGA(ピングリッドアレイ)パッケージから、面積効率の高いBGAへの移行が始まり、モバイルCPU・グラフィックスプロセッサでFCBGAが標準採用されました。2000年代のPentium 4・Athlon 64、2010年代のCoreシリーズ・AMD Ryzenと、FCBGAは高性能プロセッサパッケージのデファクトスタンダードに成長しました。

2010年代後半からは2.5D・3Dパッケージング(TSMC CoWoS、Intel EMIB、AMD 3D V-Cache等)による高密度化が急速に進み、GPU/AIアクセラレータの巨大FCBGA(55mm×55mm、7,000ボール超)、HBM(High Bandwidth Memory)搭載品、光インターコネクト融合等、パッケージ革新が半導体産業の中心テーマとなりました。ムーアの法則が減速する中、パッケージング技術による性能向上=「More than Moore」戦略として重要性が増しています。

用途別 ボール数早見表

ピッチ縮小トレンド

FCBGAのボールピッチは過去20年で1.5mm→0.4mmと約1/4に縮小してきました。ピッチ縮小のドライバは以下3点です。

FCBGA はんだボール数の詳しい解説

FCBGA(Flip Chip Ball Grid Array)は「半導体チップの表面全面にはんだバンプを形成し、パッケージ基板に直接実装する高密度パッケージ技術」です。従来のワイヤーボンディング方式(チップ周辺に配線)と比較し、以下の圧倒的な優位性があります。

• IO数の劇的増加：ワイヤーボンディングは周辺のみ配置のため周長依存(最大数百本)、FCBGAは面積依存で数千〜1万本以上のIOが可能。
• 電気特性の優位：配線長が最短(0.5-1mm)、インダクタンス・キャパシタンスが小さく、GHz帯高速信号でも減衰・反射が最小限。
• 熱伝導性：チップ裏面が上向きになるため、ヒートスプレッダ・冷却器の直接実装が容易。TDP 100W超のCPU/GPUで必須。
• 実装面積効率：チップ+パッケージがほぼ同じ寸法、モバイル製品の小型化に貢献。

ただし製造プロセスは複雑で、UBM形成→はんだバンプ形成(電解めっきorはんだボールマウント)→パッケージ基板実装→アンダーフィル充填→ヒートスプレッダ実装と多段階の工程が必要。1つのボール不良でパッケージ全体が不良品となるため、歩留まり管理が極めて重要です。特に0.4mmピッチ以下の超細密品では、ボール形状のわずかな異常が信頼性に直結し、業界最先端の製造技術と検査技術の総力戦の様相を呈しています。

ボール総数は「信号IO + 電源 + GND + テスト用予備」の合計で、実際の信号IOは総数の30-40%程度、残りは電源・GND(50-60%)とテスト用予備(数%)です。高性能プロセッサでは電源・GNDの品質が動作周波数上限を決定するため、電源分離設計(複数の電源ドメイン)と大量のGNDボールが必要になります。設計者は「ボール数×0.35=信号IO数目安」で必要ピン数を試算します。

C4バンプとUBM技術

FCBGAの心臓部となるはんだバンプ形成技術は、C4(Controlled Collapse Chip Connection)バンプと呼ばれ、IBMが1960年代に開発した技術が源流です。現代のC4バンプは以下の工程で形成されます。

1. UBM(Under Bump Metallization)形成

チップのアルミパッド上に、TiW(密着層)+Cu(拡散バリア)+Ni(バリア層)+Au(酸化防止)の多層金属を蒸着またはスパッタで形成。厚さ合計1-5μm、はんだとの接合信頼性を確保する重要下地。UBMの品質が実装信頼性の90%を決めると言われる。

2. はんだバンプ形成

方式は3つ。①電解めっき法(電気めっきではんだ材料をUBM上に堆積、大量生産で主流)、②はんだボールマウント法(既製ボールを配置、大型パッケージ向け)、③スクリーン印刷法(ソルダーペーストを塗布、低コストプロセス)。ボール直径は0.15mm(0.4mmピッチ)〜0.5mm(1.0mmピッチ)まで様々。

3. リフロー実装

N2雰囲気リフロー炉で240-260℃の高温を経由してはんだを溶融・固化。Sn-Ag-Cu(SAC)系鉛フリーはんだが主流、融点約217℃。冷却時の熱応力管理がボイド・剥離防止のカギ。

4. アンダーフィル充填

チップとパッケージ基板の間の隙間(20-100μm)にエポキシ樹脂を毛細管現象で充填。熱膨張差(チップ3ppm/℃・基板15ppm/℃)による応力を吸収し、温度サイクル信頼性を数百→数万サイクルに延伸する必須工程。

HDI基板設計の実務

FCBGAを受けるPCB(プリント基板)側の設計はHDI(High Density Interconnect)技術が必須です。従来型基板(貫通ビア+単純多層)では0.8mmピッチが限界で、0.65mm以下では以下のHDI技術を組み合わせます。

マイクロビア(ブラインドビア/ベリードビア)

直径50-100μmの微細ビアをレーザー加工で形成し、ボール直下でチップ側配線層に接続。従来型ドリル加工(200-300μm)では不可能な微細ピッチに対応。

ビルドアップ多層構造

コア層(FR-4等)の両面に、絶縁層+配線層+マイクロビアを繰り返し積層。高性能CPU用パッケージ基板では12-24層構成、車載カメラSoC用でも8-12層が標準に。

iC基板(パッケージング基板)

FCBGA専用のパッケージ基板は、通常のPCBより一段高精度(トレース/スペース10μm以下)。台湾のUnimicron・南亞、韓国のSamsung Electro-Mechanics・LG Innotek、日本のイビデン等が主要メーカー。半導体パッケージ市場全体でiC基板が最重要ボトルネックとなっている。

業界・現場での使い方

実務ケーススタディ

ケースA：AIアクセラレータの大型FCBGA設計

データセンター向けAI推論アクセラレータ(TDP 300W)を、55mm×55mm・0.8mmピッチのFCBGAで設計。理論最大ボール数=68×68=4,624個。実装では中央部の電源集中配置(1,200個)+周辺信号ボール(2,800個)+テスト予備(400個)で計4,400個を実装。HBM3メモリ4スタックを2.5Dシリコンインターポーザーで隣接配置し、AIワークロードで従来品比3倍性能を達成。

ケースB：ハイエンドスマホSoC(0.4mmピッチ)

15mm×15mmのモバイルSoC(3nmプロセス)を0.4mmピッチのFCBGAで設計。理論最大ボール数=37×37=1,369個、実装1,200個(信号500・電源GND650・予備50)。HDI基板は10層構成、マイクロビア50μm、ラインスペース15μm/15μmの超高密度設計。iC基板コストがパッケージング全体コストの60%を占める高難度案件だが、スマホ本体の小型化・薄型化に貢献。

ケースD：Chiplet構成のサーバーCPU

データセンター向け64コアサーバーCPU(AMD EPYC Genoa相当)を、9個のChiplet(8個の演算Chiplet+1個のI/O Chiplet)構成でパッケージ化。パッケージサイズ70mm×80mm、0.8mmピッチ、6,096ボール実装。IFOP(Infinity Fabric on Package)による高速Chiplet間通信で、モノリシックダイ比で2倍の歩留まりと1.5倍の性能を達成。TSMC 5nm+7nmの異種プロセス混在も可能。

ケースE：スマートウォッチ用超小型FCBGA

Apple Watch世代のS9 SoCは10mm×10mmの超小型FCBGAで、0.35mmピッチ・約800ボール実装。ヘルスケアセンサー、Bluetooth、Wi-Fi、64bit CPU、GPU、Neural Engineを1パッケージに統合。バッテリー寿命最大化のため電力効率が最重要指標、超細密パッケージング技術の極致例。

ケースC：車載カメラSoCの信頼性設計

ADAS(先進運転支援)向け車載カメラSoC(20mm×20mm・0.65mmピッチFCBGA、900ボール)。車載向けのため−40℃〜125℃×3,000サイクルの信頼性試験を通過する必要があり、アンダーフィル選定・UBM構造・SAC305はんだの組成最適化を実施。ISO 26262 ASIL-B認証取得、車載電子部品市場での標準品として採用実績を積む。

次世代パッケージング技術

2020年代後半以降のFCBGA進化は、単純なピッチ縮小から「異種チップ統合(Heterogeneous Integration)」への転換が中心テーマになっています。

Chiplet(チップレット)戦略

大型モノリシックダイの代わりに、複数の小型ダイ(Chiplet)を1パッケージ内で高速接続する設計。AMD Ryzen(CPUチップレット)、Intel Foveros、Apple M1 Ultra(2ダイ接続)が代表例。歩留まり向上・製造柔軟性向上・異種プロセス組合せの利点がある。

UCIe規格の登場

Chiplet間の標準インターフェース規格UCIe(Universal Chiplet Interconnect Express)が2022年に業界標準化。パッケージ内のダイ間通信を統一するオープン規格で、IntelがTSMC・Samsung・AMD・ARM等と連携推進。

2.5Dパッケージング(シリコンインターポーザー)

TSMC CoWoS(Chip on Wafer on Substrate)、Intel EMIB(Embedded Multi-die Interconnect Bridge)がリード。ロジックとHBMメモリを高速接続するAI/HPC向け必須技術。2024年時点でNVIDIA H100・AMD MI300で採用。

3Dパッケージング(垂直積層)

チップを垂直方向に積層するTSV(Through-Silicon Via)技術。AMD 3D V-Cache、TSMC SoIC、Samsung X-Cube等。チップ間配線長を数μmに短縮することで、遅延削減・電力削減の劇的効果を実現。

光電融合パッケージング

電気信号の代わりに光信号でチップ間通信するシリコンフォトニクス技術。IntelのCo-Packaged Optics、Ayar Labs等が実用化を推進。次世代AIデータセンター・6G通信で標準採用の展望。

よくある間違い・注意点

• ボール数=IO数と誤解 — ボール総数のうち電源・GNDが50-60%を占め、実質信号IOは30-40%程度。「4,000ボールだから4,000本の信号線」ではない。設計時は用途別配分を必ず確認する。
• ピッチ縮小でHDI基板コスト激増 — ピッチが1.0→0.4mmに縮小するとiC基板コストは3-5倍に上昇。パッケージ設計時にピッチ選定は基板コスト直撃するため、システム全体最適で検討する。
• 電源分離設計の甘さ — 高性能CPUでは電源ドメイン(コア・キャッシュ・IO・アナログ等)ごとに独立した電源ボール群が必要。設計初期に電源分離を怠ると、動作周波数上限が下がる or ノイズ耐性不足で不良多発。
• アンダーフィル充填不良 — ボイド・未充填領域が発生すると温度サイクルで応力集中→はんだクラック→接続不良。特に大型FCBGAでは充填距離が長く、樹脂粘度・充填時間・温度の管理が難しい。
• リフロー温度プロファイル誤り — SAC305はんだの融点217℃に対しピーク温度245-250℃が標準。過熱でヘッド・イン・ピロー・ボイド増加、低温で未溶融による接続不良。プロファイル管理が実装品質の要。
• 熱膨張差の見落とし — チップ(Si:3ppm/℃)と基板(15-20ppm/℃)の熱膨張差で、大型パッケージほど反り・応力集中が顕在化。パッケージサイズ・アンダーフィル物性・ヒートスプレッダ設計の総合検討が必要。
• 基板側マイクロビア位置ズレ — 0.4mmピッチでは製造ばらつきによる位置ズレが命取り。設計段階でDFM(Design for Manufacturability)チェックを厳密に実施、基板メーカーとの事前レビュー必須。
• 信号完整性(SI)解析の未実施 — 高速インターフェース(PCIe 5.0/DDR5等)ではボール配置がインピーダンス整合・クロストーク特性を決定。SIシミュレーション(HFSS・ADS等)による事前検証が必須。
• 電源完整性(PI)対策不足 — 電源ノイズ管理のためのバイパスコンデンサ配置・電源プレーン設計を怠ると、高負荷時に電源ドロップ→動作不安定→システムクラッシュに。パッケージ+基板+PCBの総合PI設計が重要。

日本の半導体パッケージング産業

日本は半導体前工程(製造)ではシェアを失いましたが、後工程パッケージング分野では世界的な技術リードを保っています。日本企業の存在感を整理します。

経済産業省の「半導体・デジタル産業戦略」では、後工程パッケージング分野を日本の強みとして位置づけ、産学官連携での次世代パッケージング技術開発(JOINT2コンソーシアム、Rapidus等)への投資が拡大しています。2020年代後半には日本発の3D積層パッケージング技術・シリコンフォトニクス統合技術が世界標準になる可能性が期待されています。

関連する規格・法規

• JEDEC JEP95「Registered and Standard Package Outlines」 — 半導体パッケージ形状の国際標準規格。FCBGA各種寸法規定。
• JEDEC JESD22「Reliability Test Methods」 — 温度サイクル・高温高湿・機械的衝撃等の信頼性試験方法。
• JEDEC J-STD-020「Moisture/Reflow Sensitivity Classification」 — パッケージの吸湿感度分類、リフロー実装対応基準。
• JEDEC J-STD-609「Materials Declaration」 — 電子部品の材料含有情報開示基準。RoHS/REACH対応。
• IPC-7095「Design and Assembly Process Implementation for BGAs」 — BGA設計・実装プロセスの業界標準。
• IPC-A-610「Acceptability of Electronic Assemblies」 — 電子アセンブリの受入基準、はんだ接合の外観・品質基準。
• SEMI規格(半導体製造装置業界) — SEMI G43(パッケージ寸法)、SEMI G74(信頼性)等の半導体パッケージング関連規格。
• IEC 60068「環境試験方法」 — 電子部品の環境試験国際規格。
• ISO 26262「Road vehicles - Functional safety」 — 車載半導体の機能安全国際規格、ASILレベル要件。
• RoHS指令(EU 2011/65/EU) — 電子機器の有害物質使用制限。鉛フリーはんだ(SAC305等)の使用義務。

※本ツールは公的基準に基づく参考計算です。実際の設計・施工・法令適用は最新の告示・規格および所轄官庁の判断に従ってください。

参考文献・公的資料

FCBGA・半導体パッケージング技術の最新動向・技術基準は、以下の団体・機関の一次資料を参照してください。

• JEDEC(Joint Electron Device Engineering Council) — 半導体・電子部品の国際標準化団体。パッケージ規格・信頼性試験方法の一次情報。
• SEMI(Semiconductor Equipment and Materials International) — 半導体製造装置・材料の国際団体。SEMICON展示会・業界統計。
• IPC(Association Connecting Electronics Industries) — プリント基板・実装業界の国際団体。IPC-7095・IPC-A-610等の実装標準。
• 電子情報技術産業協会(JEITA) — 日本の電子機器業界団体。半導体パッケージング技術ロードマップ発行。
• J-STAGE 電子情報通信学会 — 電子情報通信学会論文誌、パッケージング技術の学術論文DB。
• 経済産業省 IT・情報通信技術 — 半導体戦略、パッケージング産業政策の一次情報。
• 産業技術総合研究所 つくばセンター — 半導体パッケージング研究の公設研究機関。3D積層・光電融合の先端研究。
• 東北大学 先端パッケージング研究 — 東北大電子技術研究所の3D積層・Chiplet研究。
• 組込みシステム技術協会(JASA) — 組込み半導体・実装技術の業界情報。
• TSMC(Taiwan Semiconductor) — 世界最大のファウンドリ。CoWoS(2.5D)・SoIC(3D)パッケージング技術資料。
• Intel Foundry Packaging — Intel EMIB・Foverosの3Dパッケージング技術情報。
• イビデン(iC基板メーカー) — 世界最大のiC基板メーカー。パッケージング基板の技術・製品情報。

よくある質問（FAQ）

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